Decodificador, Multiplexador e Demultiplexador

Esta ferramenta modela redes de decodificador e multiplexação/demultiplexação usadas no design de lógica digital. Aceita entradas centrais como largura de palavra, número de bits de seleção, modo e sinais de habilitação. Saídas incluem uma tabela-verdade, mapeamento de saída e expressões algébricas derivadas para a configuração escolhida.
A lógica central é determinística e baseada em regras. entradas obrigatórias incluem largura de palavra, bits de seleção, entradas de dados e modo. Funcionalidades opcionais suportam habilitações invertidas e larguras de palavra mistas. Gera a tabela-verdade completa, o mapa de roteamento e expressões algébricas, assegurando representações consistentes entre configurações. Validação garante que as seleções estejam entre 0 e 2^n - 1 e que a largura da palavra seja pelo menos 1. Algoritmos enumeram todos os estados de seleção 2^n e aplicam regras padrão MUX/DEMUX: para um MUX, a saída é a entrada de dados indexada pela seleção; para um Demux, a entrada única impulsiona exatamente um canal de saída. O gerenciamento de enable afeta as saídas quando presente. Casos limite incluem entradas ausentes, seleções fora do intervalo e comprimentos de dados inconsistentes; a ferramenta fornece diagnósticos explícitos.