Decoder, Multiplexer e Demultiplexer

Questo strumento modella reti decoder e multiplexing/demultiplexing utilizzate nella progettazione logica digitale. Accetta input chiave come larghezza parola, numero di bit di selezione, modalità e segnali di abilitazione. Le uscite includono una tabella della verità, una mappatura delle uscite e espressioni algebriche derivate per la configurazione scelta.
La logica centrale è deterministica e basata su regole. Gli input richiesti includono larghezza parola, bit di selezione, input dati e modalità. Funzionalità opzionali supportano abilitazioni invertite e larghezze di parola miste. Genera la tabella della verità completa, la mappa di instradamento e espressioni algebriche, garantendo rappresentazioni coerenti tra le configurazioni. La validazione assicura che le selezioni siano comprese tra 0 e 2^n - 1 e che la larghezza della parola sia almeno 1. Algoritmi enumerano tutti gli stati di selezione 2^n e applicano regole MUX/DEMUX standard: in una MUX, l’uscita è uguale all’ingresso dati indicizzato dalla selezione; in una Demux, l’ingresso singolo guida esattamente un canale di output. La gestione degli enable influisce sulle uscite se presente. Casi limite includono input mancanti, selezioni fuori intervallo e lunghezze dati incongruenti; lo strumento fornisce diagnostica esplicita.