Décodeur Multiplexeur et Démultiplexeur

Cet outil modélise les réseaux de décodeur et de multiplexage/démultiplexage utilisés en conception logique numérique. Il accepte des entrées clés telles que la largeur du mot, le nombre de bits de sélection, le mode et les signaux d’activation. Les sorties incluent une table de vérité, une cartographie des sorties et des équations dérivées pour la configuration choisie.
La logique centrale est déterministe et fondée sur des règles. Les entrées obligatoires comprennent la largeur du mot, le nombre de bits de sélection, les entrées de données et le mode. Des fonctionnalités optionnelles prennent en charge les enable inversés et les largeurs de mot mixtes. Il génère la table de vérité complète, la carte de routage et les expressions algébriques, assurant une représentation cohérente entre les configurations. La validation impose que les sélections soient comprises entre 0 et 2^n - 1 et que la largeur du mot soit d’au moins 1. Des algorithmes énumèrent tous les états de sélection 2^n et appliquent les règles standard du MUX/DEMUX : pour un MUX, la sortie est égale à l’entrée de données indexée par la sélection; pour un Demux, l’entrée unique pilote exactement un canal de sortie. La gestion des enable influence les sorties lorsque présente. Les cas limites incluent des entrées manquantes, des sélections hors plage et des longueurs de données incohérentes; l’outil retourne des diagnostics explicites.