VHDL Formatter

O VHDL Formatter transforma código VHDL irregular em um layout consistente e legível, adequado para revisão e colaboração. O serviço é direcionado a engenheiros de hardware, desenvolvedores RTL, estudantes e equipes de design que produzem entidades, arquiteturas, processos e bancadas de teste VHDL. O serviço aceita texto VHDL bruto e retorna um layout padronizado que reduz ambiguidades durante revisões de código e acelera o onboarding de novos membros da equipe.
Conceitualmente, a ferramenta realiza uma análise léxica para tokenizar a entrada VHDL e, em seguida, aplica um reformatador determinístico que preserva a semântica enquanto ajusta espaços, indentação e quebras de linha. Os usuários podem escolher um preset de estilo ou personalizar o tamanho da indentação, a linha máxima e o alinhamento de palavras-chave. Enfatiza delimitação de blocos (entity, architecture, process) e espaçamento adequado em torno de operadores.
O valor único reside em combinar regras compatíveis com VHDL-2008 com opções para preservar comentários e pragmas, oferecendo uma formatação não destrutiva que pode ser executada novamente sem modificar comentários ou pragmas. Suporta construções comuns como instruções generate, instruções case e port-maps e pode alinhar em tokens significativos. Casos de uso incluem formatação pré-commit, revisões de código e padronização dentro de uma equipe.
As funções centrais incluem indentação configurável (2 ou 4 espaços), gerenciamento de wrap conforme max_line_length, preservação de comentários, alinhamento opcional de palavras-chave, alinhamento Begin/End e suporte a construções VHDL-2008 comuns como generate e tipos de registro. Oferece presets de estilo (compacto, expandido) e a possibilidade de preservar pragmas definidos pelo usuário. Não verifica semântica, mas entrega uma saída determinística e reproduzível, ideal para revisões de código e padrões de repositório.