VHDL Formatter

VHDL Formatter zet onregelmatige VHDL-broncode om in een consistente, leesbare lay-out die geschikt is voor beoordeling en samenwerking. Het richt zich op hardware-ingenieurs, RTL-ontwikkelaars, studenten en ontwerpteams die VHDL-entiteiten, -architecturen, -processen en testbanken produceren. De service accepteert ruwe VHDL-tekst en geeft een gestandaardiseerde lay-out terug die ambiguïteit bij codebeoordelingen vermindert en onboarding van nieuwe teamleden versnelt.
In concept voert de tool lexicale analyse uit om VHDL-input te tokeniseren, waarna een deterministische reformatter wordt toegepast die semantiek behoudt terwijl witruimte, inspringing en regelafbrekingen worden aangepast. Gebruikers kunnen een stijlpreset kiezen of inspringingsgrootte, maximale tekenregel en sleutelwoorduitlijning aanpassen. Het legt de nadruk op blokafbakening (entities, architectures, processes) en passende spatiëring rond operatoren.
De unieke waarde ligt in het combineren van VHDL-2008-compatibele regels met behoudopties voor comments en pragmas, en een niet-destructieve formatting die opnieuw kan worden uitgevoerd zonder wijzigingen aan comments of pragmas. Het ondersteunt veelvoorkomende constructies zoals generate-instructies, case-instructies en port-maps en kan uitlijnen op betekenisvolle tokens. Toepassingen omvatten pre-commit formatting, code reviews en standaardisatie binnen een team.
Kernfuncties omvatten configureerbare indentatie (2 of 4 spaties), wrap-behandeling volgens max_line_length, behoud van comments, optionele sleutelwoorduitlijning, uitlijning van begin/eind-blokken en ondersteuning van veelvoorkomende VHDL-2008-constructies zoals generate-instructies en record-types. Het biedt ook stijlpresets (compact, uitgebreid) en de mogelijkheid om aangepaste pragmas te behouden. Het verifieert geen semantiek, maar levert een deterministische, reproduceerbare uitvoer op die ideaal is voor code reviews en repository-standards.