VHDL Formatter

يقوم VHDL Formatter بتحويل كود VHDL غير المنتظم إلى تخطيط متناسق وقابل للقراءة مناسب للمراجعة والتعاون. يستهدف مهندسي الأجهزة، مطوري RTL، الطلاب وفرق التصميم التي تنتج كيانات VHDL وهياكلها ومعالجاتها ومختبرات الاختبار. تستقبل الخدمة نص VHDL خام وتعيد تخطيطاً موحداً يقلل من الغموض خلال مراجعات الشفرة ويسرّع توظيف أعضاء جدد في الفريق.
من الناحية المفاهيمية، يجري الأداة تحليلًا لبناء الرموز لتقطيع إدخال VHDL إلى توكنات، ثم يطبق مُعاد تشكيل حتمي preserves the semantics مع ضبط المسافات البادئة والفواصل وخطوط الأسطر. يمكن للمستخدمين اختيار نمط أسلوب أو تخصيص حجم المسافة البادئة والحد الأقصى لطول الأسطر ومحاذاة الكلمات المفتاحية. يركز على فواصل الكتل (Entity, Architecture, Process) وتباعد مناسب حول العوامل.
القيمة الفريدة في الجمع بين قواعد متوافقة مع VHDL-2008 مع خيارات الحفاظ على التعليقات وال pragmas وتنسيق غير مدمر يمكن تشغيله مرة أخرى دون تغيير التعليقات أو pragmas. يدعم بنى شائعة مثل عبارات generate، وحالات case، وport-maps، ويمكن المحاذاة على التوكنات ذات المعنى. حالات الاستخدام تشمل تنسيق ما قبل الالتزام، ومراجعات الشفرة والتوحيد في الفريق.
تشمل وظائف النواة مسافة بادئة قابلة للإعداد (2 أو 4 فراغات)، معالجة التفاف الأسطر وفق max_line_length، حفظ التعليقات، محاذاة الكلمات المفتاحية اختيارياً، محاذاة Begin/End، ودعم للبِنَى الشائعة في VHDL-2008 مثل generate وtypes de enregistrements. كما يتوفر presets أسلوب (مضغوط، موسع) وإمكانية الحفاظ على pragmas من المستخدم. لا يتحقق من المنطق بل يعطي إخراجاً حتمياً وقابلاً لإعادة الإنتاج، مثالي للمراجعات ومعايير المستودع.