VHDL Formatter

Il VHDL Formatter trasforma codice VHDL irregolare in un layout coerente e leggibile, adatto a revisione e collaborazione. Si rivolge a ingegneri hardware, sviluppatori RTL, studenti e team di progettazione che producono entità, architetture, processi e testbench VHDL. Il servizio accetta testo VHDL grezzo e restituisce un layout standardizzato che riduce l’ambiguità durante le revisioni del codice e accelera l’onboarding di nuovi membri del team.
Concettualmente lo strumento esegue un’analisi lessicale per tokenizzare l’input VHDL, quindi applica un reformatter deterministico che preserva la semantica mentre adatta spazi bianchi, indentazione e interruzioni di riga. Gli utenti possono scegliere una preset di stile o personalizzare dimensione dell’indentazione, lunghezza massima delle righe e allineamento delle parole chiave. Si enfatizza la delimitazione dei blocchi (entity, architecture, process) e l’adeguata spaziatura intorno agli operatori.
Il valore unico risiede nel combinare regole compatibili con VHDL-2008 con opzioni per preservare commenti e pragmi, fornendo una formattazione non distruttiva che può essere eseguita nuovamente senza modificare commenti o pragmi. Supporta costrutti comuni quali generate, casi e port-maps e può allinearsi a token significativi. Casi d’uso includono pre-commit formatting, revisioni del codice e standardizzazione all’interno di un team.
Le funzioni chiave includono indentazione configurabile (2 o 4 spazi), gestione dei wrap secondo max_line_length, conservazione dei commenti, allineamento opzionale delle parole chiave, allineamento Begin/End e supporto a costrutti VHDL-2008 comuni come generate e tipi di record. Offre anche preset di stile (compatto, esteso) e la possibilità di conservare pragmi personalizzati. Non verifica la semantica, ma fornisce un output deterministico e riproducibile, ideale per revisioni del codice e standard di repository.