VHDL Formatter

VHDL Formatter ממיר קוד VHDL שאינו עקבי למבנה ברור וקריא המתאים לביקורת ושיתוף פעולה. הכלי מכוון למהנדסי חומרה, מפתחים RTL, תלמידים וצוותי עיצוב שמייצרים ישויות, ארכיטקטורות, תהליכים ובנקים לבדיקות VHDL. השירות מקבל טקסט VHDL גולמי וחזר למבנה תקני שמפחית עמימות במהלך ביקורות הקוד ומאיץ את קליטת חברי הצוות החדשים.
מושגית, הכלי מבצע ניתוח לקסיקלי כדי לפצל את הקלט ל-Token, ולאחר מכן חותך טרמינולוגיה תוך שמירה על משמעות הקוד תוך התאמת רווחים, ריווח ושבירת שורות. המשתמשים יכולים לבחור preset סגנון או להתאים את גודל הרווח, מקסימום אורך שורה, וישימה של מילים מפתח. הוא מדגיש גבולות בלוקים (Entity, Architecture, Process) ורווח תקין סביב אופרטורים.
הערך הייחודי הוא בשילוב כללים תואמים ל-VHDL-2008 עם אפשרויות שמירה על הערות וה-pragmas, ובפורמט לא־שובר שניתן להרצה שנייה מבלי לשנות הערות או pragmas. הוא תומך בבנייה נפוצה כמו פקודות generate, מקרים ו-port-maps ויכול להתאים לתווים בעלי משמעות. דוגמאות שימוש כוללות פורמט לפני-קומיט, ביקורות קוד והסדרת סטנדרטים בצוות.
תכונות ליבה כוללות כניסה מותאמת (2 או 4 רווחים), טיפולWrap לפי max_line_length, שמירת הערות, יישור מילים מפתח אופציונלי, יישור Begin/End ותמיכה בבנייה נפוצות של VHDL-2008 כמו generate ו-type-רקורד. כמו כן קיימים presets סגנון (compact, extended) ואפשרות לשמירת pragmas בהגדרות. אין בדיקה סמנטית, אך מתקבל פלט דטרמיניסטי ושיחזורי, אידיאלי לביקורות וסטנדרטים במאגר.