Formatteur de code Verilog

Cet outil formate le code Verilog et SystemVerilog selon un style cohérent et lisible. Il accepte du texte HDL brut et sort une version normalisée conforme à une norme de codage configurable, facilitant la révision du code, la collaboration et la publication.
Conceptuellement, le formatage suit un pipeline dépendant du langage : tokenisation de l'entrée, analyse en une représentation structurée, application des règles de style et émission du code reformatté. Il préserve les sémantiques et les commentaires tout en ajustant l'indentation, les espaces et les sauts de ligne. Parmi les fonctionnalités : alignement automatique des affectations, indentation cohérente des blocs, espacement autour des opérateurs et retour à la ligne pour les instructions longues ; les profils correspondent aux usages courants de l'industrie ou peuvent être personnalisés pour le style institutionnel.
Bénéficiaires : ingénieurs en conception matérielle, équipes de vérification, enseignants et étudiants qui examinent le code HDL ou le préparent pour la documentation. L'outil réduit le temps de révision, améliore la cohérence d'un projet et favorise l'intégration grâce à une référence convenue.
Les différenciateurs clés incluent une analyse linguistique qui minimise le risque de modifier la logique, le support de Verilog-2001/2005 et de sous-ensembles SystemVerilog, des transformations non destructives et une sortie prête pour les pipelines CI ou le traitement par lots. Cas d'utilisation typiques : formatage en pré-commit, revues de code automatisées et nettoyage de grandes bases de code héritées avant le refactoring.