Verilog-Code-Formatter

Dieses Tool formatiert Verilog- und SystemVerilog-Quellcode in einen konsistenten, gut lesbaren Stil. Es akzeptiert Roh-HDL-Text und gibt eine normalisierte Version aus, die einem konfigurierbaren Kodierungsstandard entspricht, wodurch Code-Review, Zusammenarbeit und Veröffentlichung erleichtert werden.
Konzeptionell folgt das Formatieren einer sprachbewussten Pipeline: Eingabe tokenisieren, in eine strukturierte Darstellung parsen, Stilregeln anwenden und formatierten Code ausgeben. Semantik und Kommentare werden beibehalten, während Einrückung, Abstand und Zeilenumbrüche angepasst werden. Zu den Funktionen gehören automatische Ausrichtung von Zuweisungen, konsistente Blockeinrückung, Padding um Operatoren und Zeilenumbruch bei langen Anweisungen; Profile entsprechen üblichen Industriestandards oder können für institutionellen Stil angepasst werden.
Wem nützt es: Hardware-Design-Ingenieure, Verifikations-Teams, Lehrende und Studierende, die HDL-Code prüfen oder für Dokumentation vorbereiten. Das Tool reduziert die Review-Dauer, erhöht die Konsistenz eines Projekts und unterstützt schnelleres Onboarding durch eine festgelegte Baseline.
Zentrale Unterscheidungsmerkmale sind sprachbewertes Parsen, das das Risiko einer Beeinflussung der Logik minimiert, Unterstützung von Verilog-2001/2005 und SystemVerilog-Teilmengen, nicht-destruktive Transformationen und sofort einsatzbereiter Output für CI-Pipelines oder Batch-Verarbeitung. Typische Anwendungsfälle sind Pre-Commit-Formatierung, automatisierte Code-Reviews und das Bereinigen großer Legacy-Codebasen vor Refactoring.