VHDL Testbench Generator

מחולל Testbench ל-VHDL מנתח תיאור של עיצוב ומייצר מסגרת testbench ל-VHDL שניתן להרצה. זה מכוון לצוותי אימות HDL ולמפתחי RTL שמחפשים מסגרת מהירה עבור בדיקות רגרסיה.
המחולל ממפה את כניסות Ports לתהליכים של Stimulus, מאתחל את Device Under Test (DUT) ולוכד שעונים וסימני איפוס כאשר הם זמינים. הוא תומך בזרעי החלטיים לסצנות חוזרות ומציע ארכיטקטורות תבניות שונות לסגנונות אימות שונים.
הקוד שנוצר מיועד להיות תואם plug-and-play עם סימולטורים נפוצים וניתן להרחבה עם Assertions שהמשתמש מגדיר ו-Hooks כיסוי פשוטים.
ביצוא bench נקי ושימושי שוב, צוותים חוסכים זמן על boilerplate ומתמקד בלאמת התנהגות העיצוב והמצבים הקיצוניים. דוגמאות שימוש נפוצות כוללות אינטגרציה של IP חדש, אוטומציה CI לאימות והדגמות חינוכיות של מושגים ליצור Stimulus.
הכלי נותן עדיפות לדיוק, ניידות ותחזוקה, מספק מבנים עקביים בין עיצובים ומשולב בקלות בתהליכי HDL קיימים.