VHDL Testbench Generator

يقوم مولّد Testbench لـ VHDL بتحليل وصف التصميم وإنتاج هيكل testbench لـ VHDL قابل للتشغيل. يستهدف فرق التحقق HDL ومطوري RTL الذين يحتاجون إلى إطارات سريعة للاختبارات الرجعية.
يربط المولّد منافذ المدخلات بعمليات Stimulus، ويُنشئ Device Under Test (DUT) ويربط النبضات والتسلسلات عند توفرها. يدعم بذور حتمية لإنتاج سيناريوهات قابلة لإعادة التشغيل ويقدم بنى قوالب متعددة لأساليب تحقق مختلفة.
الشفرة الناتجة مصممة للعمل كإضافة جاهزة للمحاكيات الشائعة ويمكن توسيعها بإشعارات من المستخدم وآليات تغطية بسيطة.
من خلال تصدير bench نظيف ومعاد الاستخدام، يوفر الفرق الوقت من boilerplate ويركّز على التحقق من سلوك التصميم والحالات الحديّة. تشمل حالات الاستخدام الشائعة دمج IP جديدة وأتمتة CI للتحقق وعروض تعليمية لمفاهيم توليد Stimulus.
يفضّل الأداة الدقة، القابلية للنقل، وقابلية الصيانة، مع هياكل متسقة عبر التصاميم وتكامل سهل مع تدفقات HDL الحالية.