VHDL Maker

VHDL Maker הוא כלי ממוקד תחום שמתרגם כוונת העיצוב שהוגדרה על ידי המשתמש לקוד VHDL שניתן לסינתזה. הוא מקבל קלטים כמו שם העיצוב, יציאות (ports), ג'ינריקס ותקני יעד, ומפיק entيتי/הארכיטקטורה מוכנים לסינתזה יחד עם بنى اختبارات اختياريّة. באופן מושגי, הכלי משתמש במנוע תבניות כדי למפות יציאות וג'ינריקס לסגנון קוד עקבי, ומיישם כללי שם ו-type checks כדי להבטיח תאימות לסביבות כלי נפוצות. תומך בפונקציות VHDL-2008 ומציע תבניות reusable שניתן להרחיב לכמה ארכיטקטורות. הערך טמון בתבניות שמופקות מחדש, הקטנת הקידוד הידני ואיטרציות מהירות יותר עבור צוותי FPGA/ASIC ומורים שמסבירים עקרונות תכנון דיגיטלי. תכונות מרכזיות כוללות skeletons של entidade/arkitektur templated, כללי מיפוי portas, ניהול generics והוקי-verification אופציונלי. יתרונות ייחודיים: עקביות מבוססת תבניות, תהליכי יצירה לא-שברים, ו-skeleton של testbench תואם לזרימות סימולציה נפוצות. דוגמאות שימוש: prototyping מהיר של בלוקים דיגיטליים, הדגמות בכיתה ויצירת design CI-friendly. תוצרים: קבצים נקיים מוכנים לסינתזה וייבוא למחסני HDL standard ומשולבים ב-pipelines-verification קיימים.