VHDL Maker

VHDL Maker أداة تركز على النطاق تقوم بترجمة نية التصميم المعرفة من قبل المستخدم إلى كود VHDL قابل للسِّينتاز. تقبل مدخلات مثل اسم التصميم، المنافذ، الجينيركس والمعايير المستهدفة، وتنتج كيان/هيكلية جاهزين للسِّينتاز مع بنى اختبار اختيارية. من الناحية المفاهيمية، تستخدم الأداة محرك قوالب لتعيين المنافذ والجينيركس وفق أسلوب برمجة متسق، وتطبق قواعد التسمية وفحوص النوع لضمان التوافق مع سلاسل الأدوات الشائعة. تدعم وظائف VHDL-2008 وتوفر قوالب قابلة لإعادة الاستخدام يمكن توسيعها لعدة معماريات. القيمة تكمن في قوالب قابلة لإعادة الإنتاج، تقليل الترميز اليدوي وتكرار أسرع للمشروعات FPGA/ASIC والمعلمين الذين يشرحون مبادئ التصميم الرقمي. الميزات الأساسية تشمل هياكل كيان/هيكل ذات قوالب، قواعد توجيه المنافذ، إدارة الجينيركس وخُطّافات التحقق الاختيارية. المزايا الفريدة هي الاتساق القائم على القوالب، تدفقات الإنشاء غير destructives، وهوية اختبار بنية متوافقة مع تدفقات المحاكاة الشائعة. حالات الاستخدام تشمل النمذجة السريعة لبِنى رقمية، العروض الصفية ونتاج تصميم CI-friendly. الإخراجات هي ملفات نظيفة جاهزة للسِّنتة، ويمكن تصديرها إلى مخازن HDL القياسية ودمجها في خطوط تحقق موجودة.