SystemVerilog Checker

בודק SystemVerilog מנתח קבצי מקור SV כדי לזהות שגיאות תחביר והפרות כללים. הוא מקבל קלט טקסט SV ופרופיל כללים אופציונלי, ומחזיר בעיות עם מיקום מדויק, חומרה וסמינרים מעשיים. מיועד לצוותי עיצוב ואימות חומרה; תומך במשוב מהיר בשלבי הפיתוח, בדיקות lint ובדיקות אינטגרציה של מודולים חדשים לפני סימולציה או סינתזה. המבנה כולל מפרש תוכן-שפה, מנוע כללים ניתן להגדרה, שכבת דיווח מובנית. הוא תומך בדיאלקטים נפוצים של SV ובמבנים שניתן לסמן שגורמים לבעיות בסימולציה או בסינתזה, מה שמאפשר תעדוף מהיר יותר ואיכות קוד מהימנה.

תכונות עיקריות כוללות ניתוח מהיר וזיהוי בעיות מדויק, ספרייה מרכזית של כללים. דרישות כולל תאימות IEEE SystemVerilog, דיווחים על שורה ועמודה והערכת כללים דטרמיניסטית. תכונות אופציונליות כוללות פרופילים ממוקדים בפרויקט, ניתוח מחדש אדינמטיבי, בדיקות מותאמות ודוחות export-able ב-JSON או CSV למערכות CI. המנוע שומר על רמות חומרה ואוגר ספירה לפי קובץ וכלל, עם סיכומים תמציתיים והערות תיקון ממוקדות. התוצאות מיועדות לשילוב עם כלים אחרים, לא ליישום UI.