SystemVerilog Checker

يحلل مدقق SystemVerilog ملفات المصدر SV لاكتشاف أخطاء البناء وانتهاكات القواعد. يقبل مدخلات نصية من SV و ملف تعريف قواعد اختياري، ثم يعرض مشاكل مع تحديد دقيق للمكان، شدة المشكلة وإرشادات قابلة للتنفيذ. يستهدف فرق تصميم وVerification في العتاد، ويدعم التغذية المرتدة المبكرة خلال التطوير، اختبارات lint، واختبار التكامل للوحدات الجديدة قبل المحاكاة أو التوليف. تقنياً، يتكون النظام من محلل لغوي مراعٍ للغة، محرك قواعد قابل للتكوين وطبقة تقارير بنيوية. يدعم لهجات SV شائعة وبناءات قابلة للإشارة غالباً ما تسبب مشاكل في المحاكاة أو التوليف، مما يتيح فرزاً أسرع وجودة كود موثوقة.

تشمل الميزات الأساسية تحليلاً سريعاً وتحديداً دقيقاً للمشاكل ومكتبة مركزية للقواعد. تتضمن القدرات الأساسية التوافق مع IEEE SystemVerilog وتقارير سطر/عمود وتقييمRules determinist. وتشتمل الميزات الاختيارية/المتقدمة على ملفات تعريف موجهة للمشروع، إعادة تحليل تدريجي، فحصاً مخصصاً وتقارير قابلة للتصدير في JSON أو CSV لأنظمة CI. يحافظ المحرك على مستويات الخطورة ويجمع العدّ من قبل الملف والقواعد، مع ملخصات موجزة وملاحظات إصلاح مركّزة. المخرجات مصممة للدمج مع أدوات أخرى، وليست واجهة مستخدم.