VHDL Formatter

VHDL Formatter konverterer uens VHDL-kildekode til et konsekvent og lesbart oppsett som passer for gjennomgang og samarbeid. Den retter seg mot hardwareingeniører, RTL-utviklere, studenter og designteam som produserer VHDL-entiteter, arkitekturer, prosesser og testbøyler. Tjenesten tar imot ren VHDL-tekst og returnerer en standardisert layout som reduserer tvetydighet ved kodegjennomganger og fremskynder onboarding av nye teammedlemmer.
Konseptuelt utfører verktøyet en leksikal analyse for å tokenisere VHDL-input, og bruker deretter en deterministisk omformer som bevarer semantikk samtidig som mellomrom, innrykk og linjeskift justeres. Brukere kan velge en stilprefet eller tilpasse innrykk, maksimal linjelengde og nøkkelordsutjevning. Det legger vekt på blokkgrenseoppdeling (Entity, Architecture, Process) og passende mellomrom rundt operatorer.
Den unike verdien ligger i å kombinere VHDL-2008-kompatible regler med alternativer for å bevare kommentarer og pragmas, samt en ikke-destruktiv formatering som kan kjøres på nytt uten å endre kommentarer eller pragmas. Det støtter vanlige konstruksjoner som generate-setninger, case-setninger og port-maps, og kan tilpasses til meningsbærende tokens. Bruksområder inkluderer pre-commit-formattering, kodegjennomganger og standardisering i et team.
Hovedfunksjoner inkluderer konfigurerbar innrykk (2 eller 4 mellomrom), wrap-håndtering i henhold til max_line_length, bevaring av kommentarer, valgfri nøkkelordsutjevning, utjevning av Begin/End-blokker og støtte for vanlige VHDL-2008-konstruksjoner som generate-setninger og rekord-typer. Det tilbyr stilprefasjoner (kompakt, utvidet) og muligheten til å bevare brukerdefinerte pragmas. Den verifiserer ikke semantikk, men leverer en deterministisk, reproducerbar output som er ideell for kodegjennomganger og repo-standards.