VHDL Formatter

El VHDL Formatter transforma código VHDL irregular en un diseño consistente y legible, adecuado para revisión y colaboración. Está dirigido a ingenieros de hardware, desarrolladores RTL, estudiantes y equipos de diseño que producen entidades, arquitecturas, procesos y bancos de pruebas VHDL. El servicio acepta texto VHDL sin procesar y devuelve un diseño estandarizado que reduce la ambigüedad durante las revisiones de código y acelera la incorporación de nuevos miembros del equipo.
Conceptualmente, la herramienta realiza un análisis léxico para tokenizar la entrada VHDL y luego aplica un reformateador determinista que conserva la semántica mientras ajusta espacios en blanco, sangría y saltos de línea. Los usuarios pueden elegir un preset de estilo o personalizar el tamaño de sangría, la longitud máxima de las líneas y la alineación de palabras clave. Enfatiza las delimitaciones de bloques (entity, architecture, process) y el espaciado adecuado alrededor de operadores.
El valor único radica en combinar reglas compatibles con VHDL-2008 con opciones para conservar comentarios y pragmas, ofreciendo un formateo no destructivo que puede ejecutarse de nuevo sin modificar comentarios o pragmas. Soporta construcciones comunes como generate statements, case statements y port-maps y puede alinear en tokens significativos. Los casos de uso incluyen formateo previo al commit, revisiones de código y estandarización dentro de un equipo.
Las funciones centrales incluyen sangría configurable (2 o 4 espacios), manejo de saltos de línea según max_line_length, conservación de comentarios, alineación opcional de palabras clave, alineación Begin/End y soporte para construcciones VHDL-2008 como generate statements y tipos de registro. También ofrece presets de estilo (compacto, ampliado) y la posibilidad de conservar pragmas definidos por el usuario. No verifica semántica, pero entrega una salida determinista y reproducible, ideal para revisiones de código y estándares de repositorio.