VHDL Formatter

Der VHDL Formatter wandelt unregelmäßigen VHDL-Quellcode in ein konsistentes, lesbares Layout um, das für Überprüfungen und Zusammenarbeit geeignet ist. Es richtet sich an Hardware-Ingenieure, RTL-Entwickler, Studierende und Design-Teams, die VHDL-Entities, -Architekturen, -Prozesse und Testbänke erstellen. Der Dienst nimmt Roh-VHDL-Text entgegen und liefert ein standardisiertes Layout, das Unklarheiten bei Code-Reviews reduziert und das Onboarding neuer Teammitglieder beschleunigt.
Konzeptionell führt das Tool eine lexikalische Analyse durch, tokenisiert die VHDL-Eingabe, wendet dann einen deterministischen Reformatter an, der Semantik beibehält, während Whitespace, Einrückung und Zeilenumbrüche angepasst werden. Benutzer können eine Stilvorlage wählen oder Einrückungsgröße, maximale Zeilenlänge und Schlüsselwort-Ausrichtung anpassen. Es betont Blockabgrenzungen (Entity, Architecture, Process) und passenden Abstand um Operatoren.
Der einzigartige Wert besteht darin, VHDL-2008-kompatible Regeln mit Optionen zum Beibehalten von Kommentaren zu kombinieren und eine nicht-destruktive Formatierung bereitzustellen, die erneut ausgeführt werden kann, ohne Kommentare oder Pragmas zu verändern. Es unterstützt gängige Konstrukte wie Generate-Anweisungen, Case-Anweisungen und Port-Maps und kann auf sinnvolle Token ausgerichtet werden. Anwendungsfälle umfassen Pre-Commit-Formatting, Code-Reviews und Standardisierung innerhalb eines Teams.
Kernfunktionen umfassen konfigurierbare Einrückung (2 oder 4 Leerzeichen), Umbruchbehandlung gemäß max_line_length, Beibehaltung von Kommentaren, optionale Keyword-Ausrichtung, Ausrichtung von Begin/End-Blöcken und Unterstützung gängiger VHDL-2008-Konstrukte wie Generate-Anweisungen und Record-Typen. Es bietet außerdem Stilvorlagen (Kompakt, Erweitert) und die Möglichkeit, benutzerdefinierte Pragmas beizubehalten. Es validiert keine Semantik, liefert jedoch eine deterministische, reproduzierbare Ausgabe, ideal für Code-Reviews und Repository-Standards.